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TSMC si prepara a lanciare il nodo N3P ottimizzato per le prestazioni nella seconda metà del 2024, con ulteriori innovazioni in arrivo nel 2025 e 2026, inclusi i nodi N3X, N2, N2P e A16. Questi nuovi nodi porteranno miglioramenti significativi in termini di efficienza energetica e prestazioni.

TSMC ha in programma di avviare la produzione di massa del nodo N3P, ottimizzato per le prestazioni, nella seconda metà del 2024. Ma questo è solo l’inizio, poiché l’azienda ha altre importanti innovazioni in cantiere per il futuro. I nodi N3X, N2, N2P e A16 arriveranno nel 2025 e 2026, ciascuno con caratteristiche distintive, come l’uso dei transistor nanosheet gate-all-around (GAA) per la prima volta in N2. L’A16, introdotto solo il mese scorso, sarà ideale per prodotti HPC grazie a percorsi di segnale complessi e reti di distribuzione di potenza dense.

La competizione per produrre i chip più avanzati al mondo è serrata, e la roadmap dei prodotti TSMC promette una battaglia intensa per la supremazia. Il nodo N3P, ottimizzato per le prestazioni, entrerà in produzione di massa nella seconda metà del 2024 e sarà il nodo più avanzato dell’azienda per un po’ di tempo.

L’anno successivo, tuttavia, TSMC introdurrà due nodi di produzione che entreranno in produzione ad alto volume nella seconda metà del 2025, promettendo di accelerare i vantaggi del N3P. Questi nodi sono N3X, un processo di classe 3nm, e N2, un processo di classe 2nm.

N3X è pensato per applicazioni di calcolo ad alte prestazioni, con una tensione massima di 1,2V. Secondo ricerche raccolte da AnandTech, i chip N3X possono ridurre il consumo energetico del 7% abbassando la Vdd da 1,0V a 0,9V, aumentare le prestazioni del 5% o incrementare la densità dei transistor di circa il 10%.

N2 utilizza transistor nanosheet gate-all-around (GAA), una novità per TSMC, e offre prestazioni eccezionali a bassa Vdd, pensate per applicazioni mobili e indossabili. Inoltre, i nanosheet impilati ultra sottili di N2 offrono un nuovo livello di calcolo efficiente dal punto di vista energetico per HPC, secondo TSMC. Sarà inoltre aggiunta una rete di alimentazione posteriore per migliorare ulteriormente le prestazioni.

La tecnologia N2 sarà dotata di TSMC NanoFlex, un’ottimizzazione della co-progettazione che offre ai progettisti flessibilità nelle celle standard N2, con celle corte che enfatizzano la piccola area e maggiore efficienza energetica, e celle alte che massimizzano le prestazioni. I clienti potranno ottimizzare la combinazione di celle corte e alte all’interno dello stesso blocco di progettazione.

Nel 2026, TSMC introdurrà altri due nodi: N2P (di classe 2nm) e A16 (di classe 1,6nm).

N2P dovrebbe offrire un consumo energetico inferiore del 5%-10% o prestazioni superiori del 5%-10% rispetto all’originale N2. Tuttavia, contrariamente agli annunci precedenti, N2P non incorporerà una rete di alimentazione posteriore, utilizzando invece meccanismi di alimentazione convenzionali. Ciò significa che l’integrazione di una tale avanzata distribuzione di potenza sarà spostata ai nodi di generazione futura, incluso A16.

TSMC ha annunciato A16 il mese scorso. A16 combinerà l’architettura Super Power Rail di TSMC con i suoi transistor nanosheet, migliorando la densità logica e le prestazioni dedicando risorse di instradamento front-side ai segnali, rendendo A16 ideale per prodotti HPC con percorsi di segnale complessi e reti di distribuzione di potenza dense. Rispetto al processo N2P di TSMC, A16 offrirà un miglioramento della velocità dell’8%-10% alla stessa Vdd (tensione di alimentazione positiva), una riduzione del consumo energetico del 15%-20% alla stessa velocità e un aumento della densità dei chip fino a 1,10 volte per i prodotti dei data center.

Highlights:

• Il nodo N3P entrerà in produzione di massa nella seconda metà del 2024.
• I nodi N3X e N2 saranno introdotti nel 2025, con N3X ottimizzato per il calcolo ad alte prestazioni.
• N2 utilizzerà transistor nanosheet GAA, migliorando l’efficienza energetica.
• A16, previsto per il 2026, offrirà miglioramenti significativi in termini di velocità e densità dei chip.